工作項目： 1. 先進製程標準元件庫電路佈局。 2. 先進製程記憶體電路佈局。 3. 客製化IP電路佈局與實現。 4. Fully Layout environment、flow and utility build-up. 5. In-house PDK development. 應徵條件： 1. 大學或專科以上；科系不拘，電機、電機與控制、電信、電子、資工、資訊相關科系畢業為佳。 2. 具5年以上下列相關經驗者為佳： (1) 熟悉 Virtuoso XL/Laker Layout editor使用。 (2) 具備 Physical verification(DRC LVS)驗證與修正能力，先進製程尤佳。

熟半導體廠務系統原理規劃操作維護，協助基本設計、細部設計、五大管線、都市審查、建築執造、使用執照、綠建築及公共藝術等相關作業。 3.

園區半導體無塵室設備管路(無煙自動銲配管)，非傳統焊接焊接時不會產生煙霧， 也不用帶護目鏡對人體沒有危害。 2.

半導體、科技業 安裝、維修建築物或室外之給水與排水系統。 2. 半導體、科技業 安裝、維修建築物之電線管路與用電設備。 3. 半導體、科技業 純水、廢水 管路製作安裝。 4.

職務性質 全職 需求人數 2至3人 職務說明 工作地點:竹南科學園區科技大廠 薪資: 一、薪資: (44,790~50,830元以上),每月另有其他獎金。 二、月休7-10天(依當月班表)。 工作內容: 廠內安檢區: 此工作非一般保全員工作，只需定點檢查進出人員之物品，避免有禁制品(例如：任何具有拍照、上網、或可以任何形式傳輸、儲存資料之電器產品)出入廠區。並設有金屬探測門(器)，且有專人職前教育訓練SOP帶領實習，工作內容1-2天上手，更不須搬重物。 廠外保全室:確定所有進出之人、車來意、換發證件、檢查攜出、入物品、訪客登記及廠區周遭之巡視維安。 工作時間:19:00~07:00。 另有租屋補助。

園區半導體無塵室設備管路(無煙自動銲配管)，非傳統焊接焊接時不會產生煙霧， 也不用帶護目鏡對人體沒有危害。 2.

園區半導體無塵室設備管路(無煙自動銲配管)，非傳統焊接焊接時不會產生煙霧， 也不用帶護目鏡對人體沒有危害。 2.

支援無塵實驗室研發等相關工作。

- IC verification and debug.

半導體設備機台安裝、維修、保養。 2. 半導體設備機台翻新與改造。 3. 判斷設備機台異常原因，並排除其問題。 4. 提出設備機台改善方案，提供相關預防措施。 5.

工作內容： 1.負責網路IC的架構設計與安全分析 2.參與embedded secure boot的開發與驗證 3.協助客戶解決網路安全問題 4.進行車用網路安全相關的測試與驗證 5.瞭解網路攻擊技術與防禦方法

先進半導體薄膜製程設備規畫建置。 2. 下世代半導體薄膜製程技術開發。 3. 中心專案計畫所需的各類薄膜材料製程(原子層沉積/物理氣相沉積及化學氣相沉積等薄膜)規劃與執行。 4.

高低壓配電工程承裝 無塵室/工廠設備動力配電工程 水電衛生工程承裝

1. 設備與儀器操作及檢驗(ICP-Mass、GC、滴定儀、水分儀、黃光機台作業…等)。 2. 檢驗數據判定、輸入、異常狀況回饋。 3. 儀器設備點檢、實驗室與無塵室6S維護。 4. 主管交辦事項。 5. 可配合加班。 6. 可配合常日班(08:30~17:30)、 小夜班(15:00~24:00)輪調。

材料相關： 1. Resin synthesis 2. Dye synthesis 製程相關： 1. PSPI : photo sensitive polyimide 2. 微影製程 3. Metal sputter process 4. TGV process : laser drill & wet etching process 5. Photonics design or simulation capability

感測器類比前端讀取電路模擬/設計/量測及驗證 2. 低功耗低雜訊類比前端電路設計

感測器類比前端讀取電路模擬/設計/量測及驗證 2. 低功耗低雜訊類比前端電路設計

具3年以上數位設計、驗證或 CAD 相關經驗者為佳。

1. 辦理採購業務(包含需求審閱、開標、決標、簽約、驗收及請款等)。 2. 主管交辦事項。

進行 RFIC 射頻電路架構評估、模擬與設計；配合公司量測部門進行量測；配合公司元件部門進行整合性設計。 1. 進行射頻功率放大器IC設計與量測 2.

工作內容： 1.參與embedded secure boot的開發與驗證 2.協助客戶解決網路安全問題 3.進行車用網路安全相關的測試與驗證 4.進行滲透測試 應徵條件： 1.具有網路IC架構設計經驗

工作項目： Verification for High Speed PHY projects, which includes: 1. Responsibility for test plans, testbench documentation and implementation. 2. Use SystemVerilog language, SVA and UVM methodology for block level verification. 3. Debug tests with design engineers to deliver functionally correct design blocks. 4. Close coverage measures to identify verification holes and show progress towards tape-out. 5. Write scripts to automate routine parts of verification workflow.

工作項目： Design verification, UVM 應徵條件： 1. 大學以上；電機、電機與控制、資訊科學、自動控制、電信、資訊工程、電子、動力機械相關科系畢業為主。 2. 具3~5年design verification 相關經驗者為佳。 (MD1680021)

(1)MS degree or above with EE or CS background (2)1 year experience or above in IC design/verification

Verification for microprocessor designs. Desired skills and experience includes: 1. Experience in processor design verification: test planning, testbench development, and documentation 2. Knowledge of assembly language, C/C++ and/or SystemVerilog 3. Knowledge of SVA or UVM methodology for block and top level verification 4. Formal property checking/formal verification methodologies 5. Proficiency in scripting languages such as Python/Perl 應徵條件： 1. 碩士以上; 電子、電機、資工、電信、電控、資科等相關科系畢業為主。 2. 具相關工作經驗者尤佳。

工作項目： Verification for a CPU design project, which includes: * Responsibility for test plans, testbench documentation and implementation. * Use SystemVerilog language, SVA and UVM methodology for block and top level verification. * Apply formal property checking/formal verification methodologies * Understanding of the fundamentals of computer architecture 應徵條件： 1. 碩士以上；電機、電機與控制、資訊工程、電子相關科系畢業為主。 2. 具相關工作經驗者尤佳。 (MD1570002)

負責中心品牌相關設計專案（含數位與平面設計），包含各式印刷文宣品、簡介手冊、對外簡報、網站及網站所需平面視覺等等代表中心品牌形象之相關平面及多媒體素材。 2.

臺灣半導體產業產值位居全球第二名地位。

協助辦理工務會議、BIM協調會議、設計審查會議及相關工程協調會議。 4. 協助主管機關工程進度督導會議、工程查核、審計單位查核 5.

1. 工程設備管路測試。 2. 判斷測試異常的原因，並排除問題。 3. 無經驗可，公司提供完整培訓。 4. 可接受穿無塵衣。 5. 可吃苦耐勞著佳。