VIS230076-【114年度研發替代役RDSS】SRAM Memory Designer(新竹廠)

工作內容： 

開發生醫感測器及周邊類比電路 

徵才條件： 

1. 碩士以上，具低雜訊低功耗類比電路設計經驗 

2. 有SDM電路經驗尤佳

工作項目： 

1. 熟悉PADS Layout軟體 

2. PCB零件建立與和文件管理歸檔 

3. 進行PCB佈局和Layout走線，並生成PCB生產需要的Gerber文件 

4. 有PADS Layout相關經驗佳 

5. 其他主管交辦工作事項 

應徵條件： 

工作經驗不拘，有PADS相關layout經驗佳

工作項目： 

負責 Physical design(APR & IC Fully Layout)。 

應徵條件： 

1. 碩士以上; 電機、電子、電機與控制、自動控制、計算機、微電子相關科系畢業為主。 

2. 對 IC Layout有興趣者為佳，具3-5年以上相關工作經驗者尤佳。

工作項目： 

負責數位電路自動繞線工作(P&R, Netlist2GDS)，包含 IR-Drop, DRC/LVS, SI, Timing Sign-off等。 

應徵條件： 

1. 碩士以上; 電機工程、電子工程，電信工程、電控工程、資訊工程、資訊科學、通訊工程等相關科系畢業為主。 

2. 熟悉 Synopsys ICC2/PrimeTime, Cadence Innovus/Tempus, Redhawk, Calibre DRC/LVS, TCL/python/Perl。

工作項目： 

AFE(PLL/ADC/DAC)量測。 

應徵條件： 

1. 碩士以上; 電機工程、電信工程、電控工程、電子工程等相關科系畢業為主。 

2. 具4年以上生醫相關工作經驗者為佳。

工作項目： 

1. Physical implementation. 

2. Hierarchical floorplan. 

3. Auto Place&Route. 

4. Clock tree synthesis. 

5. signal integrity analysis. 

6. static timing analysis. 

7. dynamic power analysis. 

8. physical verification. 

9. APR flow development. 

應徵條件： 

1. 碩士以上; 電機工程、電子工程、資訊工程、資訊科學相關科系畢業為主。 

2. 熟悉 Synopsys EDA tool, Cadence EDA tool, Mentor Graphic tool, C/C++/perl/tcl. 

3. 熟悉 SunOS, Solaris, Windows. 

4. 無經驗可，惟具 EDA tool development, IC Physical implementation, IC digital design and APR相關經驗者尤佳。

工作項目： 

IC Fully Layout. 

應徵條件： 

1. 大學以上; 電機、電機與控制、電子等相關科系畢業為主。 

2. 需會操作 Virtuoso XL/Mentor Calibre verification/Totem。 

3. 具備 Fin-FET先進製程及 ESD、latch up、IR/EM相關知識。 

4. 具 Mixed mode佈局相關經驗者尤佳。

工作項目： 

1.Responsible for physical design, including fully custom layout and Auto Placement and Routing. 

2.Verification and specification achieved. 

應徵條件： 

1.大學以上；電機, 電機與控制, 資訊科學, 自動控制, 通訊工程, 電信, 資訊工程, 電子相關科系畢業為主。 

2.具相關工作經驗者為佳。 

(MD1710005、MD1810021)

工作項目：IC layout 

應徵條件： 

1. 學士以上; 電機工程、電信工程、電子工程、通訊工程等相關科系畢業為主。 

2. 具3年以上 IC layout 或相關經驗者為佳。

工作項目： 

1. FinFET製程記憶體設計開發。 

2. 客製化記憶體設計開發。 

3. 支援記憶體智財量產性能,良率提升。 

應徵條件： 

1. 碩士以上; 電機工程、電子工程相關科系畢業為主。 

2. 熟悉 Hspice, Spectre, XA, Solido等 simulation tool, Virtuso, Laker等 layout tool. 

3. 具3年以上下列經驗之一者為佳 

(1) 熟知 CMOS元件與 SRAM/其他記憶元件特性。 

(2) 熟稔並執行過 SRAM/CAM電路開發工作。 

(3) 具 FinFET電路設計與佈局設計經驗。

工作項目： 

1. High-Performance CPU/GPU Timing & Power Integrity Signoff  

2. High-Performance CPU/GPU Post-Silicon Validation & Debug, Sim-to-Silicon Correlation 

3. 協同開發 CPU/GPU Advanced DFT, On-Chip PVT Sensor, Performance Improvement & Power Management 等先進技術 

4. 支援產品 SoC Projects，協同執行 High-Performance CPU/GPU 專案開發，導入先進 IP 及技術 

應徵條件： 

1. 碩士以上；電機、資工、電子相關科系畢業為主。 

2. 熟悉 SoC Integration & Design Flow、Frontend/Backend/DFT/Timing/IR Drop/Power Analysis EDA Tools。 

3. 有 ARM Cortex-A CPU/Subsystem Design/Integration/PPA Optimization/Sign-off 經驗尤佳。 

4. 有 Chip-Level, Package & PCB Power Integrity Optimization 經驗尤佳。 

5. 有On-Chip PVT Sensor 開發經驗尤佳。 

6. 有Post-Silicon Validation, Debug 及 RMA 分析經驗尤佳。 

7. 積極負責、溝通協調能力強、勇於迎接挑戰，對於 High-Performance CPU/GPU Technology 有興趣者。

工作項目： 

1. CPU & GPU Backend Implementation (APR) 

2. CPU/GPU Backend Flow Development, Enhancement & Automation 

3. Advanced CPU/GPU Technology Development: High-performance, Low Power, and PPA Optimization 

應徵條件： 

1. 碩士以上；電機、資工、電子相關科系畢業為主。 

2. 熟悉 APR Tools (Innovus、ICC2、Fusion Compiler…)，有Synthesis、STA/IR Analysis、Physical Verification等相關經驗者佳。 

3. 具備程式設計能力，熟悉 TCL/Perl/C++/Python。 

4. 有 High Performance CPU/GPU APR經驗尤佳。 

5. 個性積極負責、勇於迎接新挑戰，對於 High-Performance CPU/GPU Technology 有興趣者。

工作項目： 

1. 先進製程 IO pad 電路設計, ESD 問題排除. IO pad SI/ PI 分析。 

2. 特殊用途/ 規格 IO 的規格分析，電路設計與開發。 

應徵條件： 

1. 碩士以上；電機電子相關系所畢業，曾修習電子電路設計。 

2. 工作經驗：具備GPIO或DDR IO 電路設計經驗為主, 若有半導體物理, ESD/Latch-up 問題處理經驗尤佳。 

3. 年資不限, 有經驗優先考慮。

工作項目： 

SoC Physical Design  

應徵條件： 

1. 碩士以上;電機工程、電子工程、資訊工程相關科系畢業為主。 

2. 具0年以上或2至3年相關經驗者為佳。 

(MD1840015)

工作項目： 

1. Responsible for ASIC Backend / Physical Implementation, including floorplan, power plan, physical synthesis, clock tree synthesis, routing, si, DFM, DRC/LVS in both hierarchical and low power designs.  

2. Responsible for Physical Design flow research, development and automation. 

應徵條件： 

1. 大學以上電機資訊相關科系畢 

2. 熟悉 IC 後段設計流程, 具相關 APR 經驗者佳. 

3. 對於開發及推廣 Physical Design Flow 有興趣者. 

4. 熟悉相關 tools(Astro, Encounter, IC Compiler)者尤佳 

5. 具程式設計(TCL,Perl,C/C++)能力者佳。

Job function:  

1. Work with Digital Design team for Physical Design of SoC chips including top level floor planning, block partition, timing budgeting, power planning, block integration, whole chip timing closure, and tape out. 

2. Responsible for physical design methodology research and development. 

3. Cross site projects coordination and management. 

Requirement:  

1. MS with 5+ years of experience in Physical Design. 

2. Familiar with Unix/Linux environment and scripts. 

3. Familiar with ASIC design flow. 

4. Familiar with Physical Design EDA tools. 

5. Good communication and team working skills. 

6. Experience in handling large scale SoC chip implementation is a plus.

工作項目： 

1. RMA, HTOL問題協助排除。 

2. ESD/EOS可靠度問題協助排除。 

3. power/PCB ESD相關 SI/PI分析 (Cable ESD)處理。 

應徵條件： 

1. 碩士以上；電機電子相關系所畢業為主；曾修習電子電路設計、半導體物理、元件物理課程。 

2. 具2年以上半導體可靠度相關經驗者為佳。 

3. 具處理 IC ESD or System ESD問題處理經驗者尤佳。

工作項目： 

1.熟悉CMOS 射頻或類比混合訊號電路設計, 如 PA/LNA/VCO/PLL/LPF…等電路 

2.具備RF Transceiver架構及系統知識. 

應徵條件： 

1.碩士以上;電機工程、電信工程、電控工程、電子工程相關科系畢業為主 

(MD17B0001)(MD17C0025)

工作項目 : 

負責Audio產品的類比IPs研/開發，以及計畫整合的工作。 

應徵條件 : 

1. 碩士以上; 電機工程、電信工程、電控工程、電子工程等相關科系畢業為主。 

2. 具3年以上類比相關基本IPs之設計經驗；此外，具產品整合經驗者尤佳。

工作項目： 

負責Audio產品之類比IPs研/開發, ex. ADC/DAC/HP/Class D/Power等IPs。 

應徵條件： 

1. 碩士以上; 電機工程、電信工程、電子工程等相關科系畢業為主。 

2. 具8年以上有Audio產品的類比IPs研/開發經驗。 

3. 具5年以上 ADC/DAC/HP/Class D/Power等IPs設計經歷者尤佳。